近几年，EUV 在产业中的存在感与日俱增，三星、台积电、英特尔等都在争先恐后地将 EUV 投入芯片量产。
据悉，韩国半导体三星电子日前宣布已经成功出货了 100 万个业界首款基于极紫外光（EUV）技术的 10nm 级（D1x）DDR4 模块。
计算能力看芯片，芯片性能看光刻，那光刻技术看什么，在众多工艺中，大多数产业人士给出的答案，就是 EUV。所谓 EUV，指的是波长 13.5nm 的极紫外光，相比于当前主流光刻机用的 193nm 光源，EUV 的光源只有十五分之一，能够在硅片上刻下更小的沟道。
目前，三星电子新的基于 EUV 的 DRAM 模块已经完成了全球客户的评估，将为高端 PC、移动、企业级服务器和数据中心应用中使用更先进的 EUV 工艺打开大门。三星电子 DRAM 产品与技术执行副总裁 Jung-bae Lee 表示：“随着基于 EUV 的新型 DRAM 的生产，我们正在展示我们对提供革命性的 DRAM 解决方案以支持我们的全球 IT 客户的全部承诺。“这项重大进步强调了我们将如何通过及时开发高端工艺技术和面向高端内存市场的下一代内存产品，继续为全球 IT 创新做出贡献。”
三星是首家在 EUV DRAM 生产中采用 EUV 的公司，以克服 DRAM 扩展方面的挑战。EUV 技术减少了多重图案制作中的重复步骤，并提高了图案制作的准确性，从而提高了性能，提高了产量，并缩短了开发时间。
EUV 将从其第四代 10nm 级（D1a）或高度先进的 14nm 级 DRAM 开始全面部署在三星的下一代 DRAM 中。三星预计明年将开始批量生产基于 D1a 的 DDR5 和 LPDDR5，这将使 12 英寸 D1x 晶圆的生产效率提高一倍。
随着明年 DDR5 / LPDDR5 市场的扩展，该公司将进一步加强与领先的 IT 客户和半导体供应商在优化标准规格方面的合作，因为它将加速整个内存市场向 DDR5 / LPDDR5 的过渡。为了更好地满足对下一代优质 DRAM 不断增长的需求，三星将在今年下半年开始在韩国平泽市建立第二条半导体生产线。
作为一种用于系统中的主存储器，现在 DRAM 可以采用的最先进的设备大约是基于 18nm 至 15nm 的工艺，很多人认为 DRAM 的物理极限约为 10nm。在过往供应商按照传统的速度扩展或缩小 DRAM，在每个节点上，DRAM 的比例大约为 30％。
多年来，半导体设备光刻机已经取得了许多进步，采用具有高数值孔径（NA）的大透镜或使用短波长光作为光源。然而，随着栅极长度减小到 30nm 以下，现有的液浸 ArF 光刻设备的图案化能力达到了极限。虽然将多图案方法应用于最大 18nm 的 DRAM，但这会增加加工步骤，并导致生产率下降和材料成本增加，所有这些都导致生产成本不断攀升。当处理步骤的数量达到近 500 到 600 时，唯一的解决方案是通过施加更短波长的光，用“更细的刷子”绘制微小的电路图案。
为此厂商们在探索新的存储器和技术之余，也开始探求 EUV 对 DRAM 微缩的支持。按照 VLSI Research 首席执行官 Dan Hutcheson 的说法，使用 EUV，您可以获得更好的图案保真度。因为随着掩模层堆叠得越多，得到的图像就越模糊，这也是 EUV 能致力于解决的问题。为此除了三星外，韩国的另一家巨头 SK Hynix 也是将 DRAM 推向 EUV 的另一个支持者。
相关资料显示，SK Hynix 计划在 1anm 使用 EUV，该技术将于 2021 年面世。但是，他们不会将 EUV 用于 1z 量产。相反，他们也许可以将其用于 1a 或 1b 批量产品。” TechInsights 的 Choe 说。
而 SK Hynix 官方也表示，通过借助 13.5nm 波长的光，该波长比现有的 193nm ArF 波长短得多，使得 EUV 可以实现更精细的半导体电路图案，而无需进行多图案化。通过这种方式，减少了处理步骤的数量，从而使制造时间比目前的四图案技术（QPT）等多图案技术要短，这使 EUV 成为 DRAM 迄今为止唯一的突破。
但是，并非所有人都转向 EUV。在先进的 DRAM 节点上，美光计划将 193nm 浸没式光刻和 SADP 扩展到 1bnm。对于 1cnm，他们正在加快四倍图案的开发。美光方面表示，他们正在继续 EUV 的评估当中。
但其实除了 EUV 之外，要继续微缩 DRAM，我们还需要更多的支持。从专家介绍我们得知，今天的 1T1C DRAM 可能会再延长几年，但可能会在 12nm 到 10nm 的范围内耗尽。为此，业界正在寻找以 4F2 Cell 尺寸将 DRAM 扩展至 10nm 以下的方法。而在 TechInsights 的 Choe 看来，“垂直门（vertical gate）以及无电容的 1T DRAM 单元是 4F2 的候选产品。”
这里存在一些挑战，特别是对于类似于 3D 结构的垂直栅极沟道晶体管。三星首席工程师 Dongsoo Woo 在之前的演讲中说：“问题是字线到字线的耦合以及位线到位线的耦合”，他补充说。