印度启动RISC-V处理器计划

为了在 2023 年 12 月之前实现下一代微处理器的商业芯片和设计胜利，印度政府周三宣布启动数字印度 RISC-V (DIR-V) 计划。RISC-V 是一个mian费且开放的 ISA，通过开放标准协作开启处理器创新的新时代。
政府的倡议被认为是实现“Atmanirbhar Bharat”自力更生雄心的又一具体步骤。
   在为 SHAKTI 和 VEGA 的商业硅设定积极的里程碑并在 2023 年 12 月之前他们的设计获胜时，电子和信息技术以及技能发展和创业国务部长 Rajeev Chandrasekhar 提到 DIR-V 将看到初创公司、学术界和跨国公司之间的合作伙伴关系，使印度不仅成为quan球 RISC-V 人才中心，而且成为quan球服务器、移动设备、汽车、物联网和微控制器的 RISC-V SoC（片上系统）供应商。
    在接受媒体采访时，Chandrasekhar 回忆了他在英特尔担任 x-86 处理器芯片设计师的早期经历，并提到许多新的处理器架构已经经历了以创新浪潮为特征的初始阶段。然而，在某些时候，他们都选择了一种占主导地位的设计。
ARM 和 x-86 是两种这样的指令集架构——其中一种是许可的，另一种是出售的，在早期的几十年里，行业整合在一起。
    然而，在过去十年中，RISC-V 已成为它们的强大替代品，没有许可负担，使其能够在半导体行业中以不同的复杂程度用于各种设计目的， 挑战现状。
    印度电子和 IT 部 (MeitY) 还计划加入 RISC-V 国际，担任shou席董事会成员，与其他quan球 RISC-V ling导者合作、贡献和宣传印度的zhuan业知识。
    IIT Madras 主任 V. Kamakoti 教授将担任 DIR-V 项目的shou席架构师，S. Krishnakumar Rao 将担任项目经理。钱德拉森部长还公布了 DIR-V 计划的设计和实施路线图蓝图，其中包括 IIT Madras 的 SHAKTI 处理器和 C-DAC 的 VEGA 处理器，以及印度半导体设计和创新的战略路线图，以促进印度的半导体生态系统国家。
    印度发力RISC-V 处理器
RISC-V 架构的主要优势之一是它是开放的，因此任何具有适当技能的组织都可以开发自己的内核，印度政府利用微处理器开发计划 (MDP) 帮助开发 VEGA RISC- 抓住了这个机会本地 V 核。
    在电子和信息技术部 (MeitY) 的资助下，先进计算发展中心 (C-DAC) 成功设计了五个 RISC-V 处理器，从单核 32 位 RISC-V 微控制器级处理器到支持 Linux 的四核 64 位乱序处理器。

    VEGA AS4161 – 64 位四核 16 级流水线乱序 RV64IMAFDC 处理器，具有 32KB D-cache、32KB I-cache、1024KB L2 高速缓存、FPU、 AHB/AXI4/ACE 总线

  平台级中断控制器

  多达 127 个 IRQ