5 月 23 日消息，SK 海力士产量总监 Kwon Jae-soon 最近，该公司告诉《金融时报》 HBM3E 内存良率已接近 80%。
与传统内存产品相比，HBM 制造过程涉及 DRAM 层间建立 TSV（Through Silicon Via）硅通孔与多次芯片键合，复杂度直线上升。一层 DRAM 出现问题意味着整个问题 HBM 报废堆栈。
▲ HBM 内存结构示意图。图源 SK 海力士
因此 HBM 内存，尤其是使用 8 层乃至 12 层堆叠的 HBM3E 产品在良率上自然落后于标准 DRAM 内存。
韩媒 DealSite 今年3月初称当时 HBM 内存的整体良率只有 65% 左右。这样看来，SK 海力士最近在这里 HBM3E 记忆技术的良率有了明显的提高。
Kwon Jae-soon 也提到，SK 目前，海力士已将 HBM3E 减少了生产周期 50%。更短的生产意味着更高的生产效率，可以为英伟达等下游客户提供更充足的供应。
高管再次确认 SK 今年海力士的主要重点是生产 8 层堆叠的 HBM3E，由于这一规范目前是客户需求的核心。
Kwon Jae-soon “在这个人工智能时代，提高产量对于保持领先地位变得越来越重要。”
